5月25日，华为在ISCAS国际电路与系统研讨会上正式提出"韬定律"，以时间缩微替代几何缩微，通过逻辑折叠等全栈创新，为半导体产业开辟了不依赖极致制程的新路径。这是中国首次提出全球半导体产业指导原则，标志着中国半导体从跟随走向引领。
“ 那个统治半导体58年的黄金法则，终于走不动了
要理解韬定律的革命性意义，我们必须先回望那个刻在所有半导体人骨子里的名字——摩尔定律。
1965年，英特尔联合创始人戈登·摩尔在《电子学》杂志上发表了一篇仅有三页的论文，提出了一个惊人的预测，那就是集成电路上的晶体管数量大约每两年翻一番。
这个最初只是经验之谈的观察，后来被不断验证和修正，最终演变为我们熟知的版本，也就是每18至24个月，芯片上的晶体管数量翻一番，性能提升一倍，成本下降一半。
摩尔定律不是物理定律，它更像是一个军令状，它用一个简单的数字，在过去的58年里，摩尔定律创造了人类历史上最伟大的技术奇迹。
从90纳米到28纳米，从14纳米到7纳米，再到如今的3纳米和2纳米，人类不断挑战着物理世界的极限。我们把晶体管做得越来越小，小到一根头发丝的直径上可以并排摆放数万个晶体管。我们把芯片做得越来越强大，一块指甲盖大小的芯片上集成了上百亿个晶体管，计算能力超过了当年的超级计算机。
没有摩尔定律，就没有今天的智能手机，没有互联网，没有人工智能，也没有我们习以为常的数字世界。
然而，任何奇迹都有终结的一天。当晶体管尺寸逼近原子尺度时，摩尔定律终于撞上了两道无法逾越的高墙。
第一道墙：物理极限 当晶体管的栅极长度缩小到3纳米以下时，量子隧穿效应开始变得不可忽视。电子会像幽灵一样穿过本该绝缘的氧化层，导致漏电失控、功耗飙升、芯片发热严重。
这就像我们在一个越来越小的房间里塞下越来越多的人，最终每个人都动弹不得，房间也变得酷热难耐。**当晶体管小到只有几个原子大小时，物理规律本身就站在了我们的对立面**。
第二道墙：经济极限 比物理极限更致命的，是经济极限。
先进制程的研发和制造成本正在呈指数级增长。一座3纳米晶圆厂的建设成本超过200亿美元，一颗3纳米芯片的设计费用超过10亿美元。这意味着，全球只有极少数几家公司能够负担得起先进制程的研发和生产。
更糟糕的是，性能提升的边际收益正在迅速递减。从7纳米到5纳米，性能提升约40%，从5纳米到3纳米，性能提升仅约20%，从3纳米到2纳米，性能提升可能不到15%
摩尔定律陷入了一个尴尬的死循环，我们投入越来越多的钱，却只能获得越来越少的回报。整个行业陷入了一场越小越好的无效内卷。
这就是半导体产业面临的摩尔定律困境。当所有人都在同一条赛道上死磕时，有人突然转身，开辟了一条全新的道路。
“ 韬定律：换一个维度看世界
就在全球半导体行业为摩尔定律的终结而焦虑不安的时候，华为给出了一个颠覆性的答案。既然把晶体管做小这条路走不通了，那我们就换一条路走——让信号跑得更快。
这就是韬定律的核心思想，以时间缩微替代几何缩微，作为半导体与电子系统演进的新指导原则。
"韬"这个字，是希腊字母τ(tau)的中文音译。在物理学和电子学中，τ代表时间常数，也就是信号从一种状态切换到另一种状态所需的时间。在芯片中，τ主要由电阻和电容的乘积决定(τ=RC)。τ越小，信号跑得越快，芯片的性能就越强。
为了让普通人也能理解这个看似抽象的概念，我们可以用一个城市交通的比喻。
想象一下，一座城市的早高峰交通拥堵不堪。
对于这个问题，摩尔定律的解决方法是把汽车造得越来越小，这样一条车道就能塞进更多的车。但汽车总不能比人还小，这就是物理极限。
韬定律的解决方法则是不改变汽车的大小，而是通过修建立交桥、优化交通信号灯、建设快速公交系统、重新规划城市道路网络等方式，让每辆车的通行速度大幅提升。
最终，城市的整体交通流量不仅没有下降，反而可能更高。
摩尔定律关注的是"空间"，在同样的面积里塞下更多的晶体管。而韬定律关注的是"时间"，让信号在芯片里跑得更快。这不是对摩尔定律的否定，而是对半导体发展维度的一次重大拓展。
何庭波在演讲中给出了更精确的定义：韬定律以τ这一跨层级性能指标为核心，通过在器件、电路、芯片、系统全栈持续压缩统一的时间成本，实现整体性能跃迁。
这句话包含了两层至关重要的含义。
第一，韬定律不是一个单一的技术，而是一个贯穿半导体产业全链条的指导原则。
第二，韬定律的目标不是替代摩尔定律，而是在摩尔定律之外开辟一条全新的、可持续的演进路径。
事实上，空间和时间本来就是同一枚硬币的两面。摩尔定律通过缩小晶体管尺寸，本质上也是在缩短信号的传播路径，从而降低时间常数τ。但当几何缩微走到尽头时，我们依然可以通过其他方式来压缩τ。
这就是韬定律的智慧所在，它没有和西方在已经内卷到极致的制程赛道上硬碰硬，而是跳出了越小越好的思维定式，在时间这个全新的维度上，重新定义了半导体的未来。
“ 逻辑折叠：给芯片修一座立体城市
如果说时间缩微是韬定律的灵魂，那么逻辑折叠就是实现时间缩微的核心技术引擎。
传统的芯片设计采用的是平面布局方式，所有的晶体管和电路都分布在同一个平面上。这就像一座只有一层的城市，所有的建筑、道路、公园都挤在同一个平面上。随着城市规模的扩大，道路会越来越拥堵，通勤时间会越来越长。
逻辑折叠技术则彻底打破了这种平面布局的限制。它将芯片从二维平面扩展到三维空间，把数字、模拟与存储电路在垂直方向进行有源层堆叠。
这就像把一座单层城市变成了一座多层立体城市。我们可以在一楼布置住宅区，二楼布置商业区，三楼布置工业区，通过电梯连接各个楼层。这样一来，信号的传播路径被大大缩短，城市的整体效率得到了质的提升。
何庭波在演讲中详细解释了逻辑折叠的工作原理。她表示，"在电路设计方面，逻辑折叠积极地压缩了相邻触发器之间的传播时间。通过在不同平面上分布关键路径门电路，我们缩短了信号连线并降低了寄生RC效应。时钟变异急剧下降，预留的裕度被大量消除。关键路径缩短，芯片运行得更快。"
为了实现逻辑折叠，华为与合作伙伴一起攻克了一系列技术难题。其中包括混合键合技术，硅通孔(TSV)技术等。这些技术突破带来了令人惊叹的效果。在逻辑折叠之前，华为需要3年时间才能将晶体管密度从每平方毫米1.26亿提升到1.55亿。
而在2026年，逻辑折叠技术只需一步，就将其直接提升到了每平方毫米2.38亿个晶体管。与此同时，SOC性能核心的能效提升了41%，最大时钟频率增加了近13%。
基于成熟制程的芯片，通过逻辑折叠技术，可以实现接近甚至超过先进制程芯片的性能。这对于被先进制程封锁的中国半导体产业来说，无疑是一个天大的好消息。
“全栈协同：一场从器件到系统的时间革命
逻辑折叠只是韬定律技术体系的一部分。为了实现系统性的时间缩微，华为构建了一个贯穿器件、电路、芯片、系统四个层面的多层级协同优化体系。
器件层：从物理底层给芯片"提速"
华为通过优化晶体管和互连的电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ。例如，高K金属栅极、应变硅等技术，都可以在不缩小晶体管尺寸的情况下，显著提升器件性能。
电路层：给芯片修"立体高架桥"
除了逻辑折叠技术，华为还重新设计了几个关键电路。一是构建高速全局芯片总线网络，利用上下裸片的顶部金属层，缩短传输距离并实现更稳定的供电，将数据路径的占用面积削减了60%以上
第二，创新的时钟路径架构，使得后硅时钟偏差调整成为可能，单凭这项设计就为SOC性能提升贡献了超过5%
芯片层：让芯片的"大脑"更聪明
华为通过全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，降低端到端执行时间。这就像一个优秀的指挥家，能够让整个交响乐团的每一个乐手都配合得天衣无缝。
系统层：打通芯片之间的"高速路"
华为定义了全新的灵衢总线(Unified Bus)协议，重构了计算系统互联协议，实现了超节点的统一内存编址和原生内存语义，显著降低了系统通信时延。
此外，华为还开发了高密度光学引擎High One，单个High One可提供8 Terabit的带宽，与一颗AI芯片的统一总线带宽相匹配。它消除了笨重的电缆，对功耗和散热也非常友好，还将覆盖范围从不到一米扩展到了100米。
这个四层协同优化体系，就像一套精密的钟表，每一个齿轮都在精确地运转，共同推动着时间常数τ的不断缩小。它证明了，半导体产业的演进不再仅仅依赖于晶体管尺寸的缩小，而是可以通过全栈协同优化，实现性能、能效与晶体管密度的持续提升。
“六年磨一剑：从理论到实践的硬核验证
何庭波在演讲中透露，早在六年前，华为就已经开始探索半导体产业的新路径。当时，华为正面临着前所未有的技术封锁，先进制程芯片的获取变得异常困难。
在这种极端困难的情况下，华为半导体团队没有放弃，而是选择了一条别人没有走过的路，就是从依赖制程转向依赖创新。
在过去的六年里，华为基于韬定律的理念，已经成功设计并量产了381款芯片，覆盖移动通信、AI、汽车、工业、数据基础设施等八大领域。这些芯片虽然大多基于成熟制程，但通过架构创新和系统优化，实现了接近甚至超过先进制程芯片的性能。
其中最引人注目的，莫过于将于2026年秋季面世的新一代麒麟芯片。这将是人类历史上第一个完整采用逻辑折叠技术的芯片。它建立在全新的自由逻辑设计概念之上，从单层架构扩展到双层架构。
根据华为官方公布的数据，这款芯片的晶体管密度达到了每平方毫米2.38亿个，能效提升了41%，最大时钟频率增加了近13%。这意味着，这款基于成熟制程的芯片，性能将能够与基于3纳米制程的芯片相媲美。
在AI计算领域，韬定律同样展现出了强大的威力。华为昇腾910B AI处理器通过四层堆叠架构，将单芯片算力推至1024 TOPS(INT8)，而系统级时延较上一代降低65%。这种突破使得单台服务器即可支持千亿参数大模型实时推理。
华为还公布了一个雄心勃勃的未来规划。预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
要知道，即便是台积电和英特尔的1.4纳米制程工艺，也要到2029年才能进入量产阶段。这意味着，华为有望在五年内，通过架构创新，追赶上全球最先进的制程水平。
“底层意义：中国半导体从跟随到引领
韬定律的提出，绝不仅仅是一个技术突破那么简单。它标志着中国半导体产业从规则跟随者正式转变为范式引领者。
在过去的半个多世纪里，全球半导体产业的游戏规则一直由西方制定。从摩尔定律的提出，到CMOS工艺的发明，再到EUV光刻机的垄断，西方始终掌握着半导体产业的话语权。中国半导体产业长期处于跟随状态，只能在西方制定的规则下艰难追赶。
而韬定律的出现，彻底打破了这种局面。它为全球半导体产业提供了一条全新的、可持续的演进路径。这条路径不依赖于最先进的光刻设备，不依赖于极致的制程工艺，而是依赖于架构创新、系统优化和全栈协同。
这对于广大发展中国家来说，无疑是一个巨大的福音。它意味着，即使没有最先进的制程技术，也可以通过创新，打造出高性能的芯片产品。
对于中国半导体产业来说，韬定律的意义更是怎么强调都不为过。它为中国半导体产业指明了一条摆脱技术封锁、实现自主可控的康庄大道。在过去，我们总是被"卡脖子"在先进制程这个点上。而韬定律告诉我们，我们可以绕开这个点，在另一个维度上实现超越。
当然，我们也应该清醒地认识到，韬定律不是万能的。作为一种新提出的方法论，它在不同场景的适用性，以及与设计工具、产业生态的适配等，还需要未来持续验证和优化。而且，韬定律也不是要完全替代摩尔定律，而是要与摩尔定律并行发展，共同推动半导体产业的进步。
注韬定律必定将被载入半导体产业的史册。
从空间到时间，这不仅仅是一个技术路线的转变，更是一种思维方式的革命。它告诉我们，当一条路走不通的时候，我们不必死磕到底，换一个维度看世界，或许就能发现一片全新的天地。
在未来的十年里，我们将见证一场时间的革命。芯片将不再是越小越强，而是越快越强、越高效越强。半导体产业将从制程内卷转向创新内卷，从单一维度竞争转向全维度竞争。
而中国，将在这场革命中扮演越来越重要的角色。
